TEC-8 计算机综合实验系统处理器设计

硬件环境

• TEC-8 计算机硬件综合实验系统：搭载 ALTERA EPM7128 CPLD。
• 开发平台：Quartus。
• 核心器件：EPM7128SLC84-15（拥有 128 个逻辑宏单元和 68 个输入/输出端）。
• 调试工具：数字示波器、逻辑测试笔。

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代码功能介绍

本项目使用 Verilog 实现了基于硬布线控制器的处理器，涵盖了顺序执行和流水线执行两种模型。

顺序模型处理器

• 核心功能：实现了一个基于给定指令系统和数据通路的顺序模型处理器。
• 设计特色：
  • 全时序逻辑输出：所有控制信号在主时钟 T3 的下降沿同步更新，有效消除毛刺，提高系统稳定性。
  • 时序节拍 (W1-W3)：设计了前瞻性时序信号，解决了外部时序信号的延迟问题，确保微操作精确执行。

流水线模型处理器

• 核心功能：将顺序模型升级为流水线架构，提升指令吞吐率。
• 控制机制：采用三位计数器 cnt 作为核心状态机，取代传统时序信号，精确控制流水线阶段。
• 冒险处理：
  • Store 指令：通过软件层面约定解决潜在冲突。
  • 跳转指令 (JMP/JC/JZ)：通过实现流水线断流来确保控制流的正确性。

测试程序

• 测试方法：采用基于树状数组 (Fenwick Tree) 核心操作的汇编程序进行系统级测试。
• 验证目的：全面验证处理器在复杂逻辑、多指令类型和真实计算任务下的性能与稳定性。
• 预期输出：程序最终输出为 4 和 -1，与计算结果一致，证明了处理器设计的正确性。

学术诚信声明 (Academic Integrity Statement)

本项目作为 [计算机组成原理课程设计] 的成果，旨在 [实现一个硬连线CPU控制器]。

所有原创代码和设计均由 [苏泽勤、冯仁宇、张启涵、汪顺] 独立完成。

我们承诺遵守 [北京邮电大学计算机学院（国家示范性软件学院）] 的所有学术诚信政策，坚决反对任何形式的抄袭和学术不端行为。

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