杭州电子科技大学（HDU）- 现代数字电子技术基础实验汇总
本项目用于存放 2025 学年《现代数字电子技术基础实验》课程的相关实验项目、VHDL/Verilog 源代码及实验报告。内容涵盖了从基础逻辑门到复杂状态机的全过程，核心工具链基于 Quartus II 17.1。
- EDA 工具: Quartus II 17.1 精简版（根目录附安装教程）
- 实验教材: 《现代数字电子技术基础实践 第2版》
- 平台支持: HDU 远程实验平台（含操作手册与直播课件）
本仓库记录了 数字电路与逻辑设计 课程的全部上机实践，包含基础组合逻辑、时序逻辑以及期末综合大作业。
- 技术栈：主要使用 VHDL与 Verilog 硬件描述语言。
- 实验重点：不仅要求逻辑实现准确，还强调了仿真验证（Waveform）与引脚分配（Pin Planning）的严谨性。
- 个人经验：大大方方做，等到报错了再找原因😋，数电实验内容量挺多的。一般的操作逻辑是
- 1.先建VHDL图或写Verilog代码
- 2.进行全编译
- 3.如果报错对原理图进行修改，不报错则新建波形文件进行波形仿真，对输入输出端口进行Group绑定后看仿真波形是否符合波形预期
- 4.如果不符合预期仿真波形有可能是Group输出端口时顺序错误，无误则进行远程实验平台FPGA引脚绑定，查看远程平台操作手册.pdf进行引脚绑定
- 5.绑定完成后再次进行全编译输出.sof文件（一般在Output文件夹下），后面登录远程实验平台要将此文件上传进行实体验证
- 6.登录远程实验平台进行验证
| 文件夹/文件 | 内容描述 |
|---|---|
| 📁 wnn_大作业项目 | 综合设计：数电课程期末综合大作业源码 |
| 📁 traffic light / Belt Alarm | 综合应用：交通灯控制系统、皮带运输机报警逻辑 |
| 📁 FULL ADD / Half Add / ADD1 | 算术运算：半加器、全加器及加法器模块实现 |
| 📁 M10 / M45 / cnt25 / Count25 | 计数器系列：包含模10、模45及模25等进制计数器 |
| 📁 Three person voting / Five People | 组合逻辑：三人/五人表决器设计实践 |
| 📁 Priority Caller / USE 74138 | 译码与优先：74138 译码器应用与优先编码逻辑 |
| 📁 Cnt12 Divider / Code 3 | 分频与编码：分频器设计及 8421 码转换相关逻辑 |
| 📄 quartusII17.1精简版安装流程.docx | 实验环境搭建指南 |
| 📄 远程平台操作手册.pdf | HDU 远程实验平台登录与操作指南 |
- 逻辑建模：根据实验要求绘制真值表或状态转移图（FSM）。
- HDL 编写：使用 VHDL 或 Verilog 描述电路行为。
- 功能仿真：通过
University Program VWF进行波形仿真，确认逻辑无误。 - 引脚绑定：在
Pin Planner中根据实验板卡引脚图进行映射。 - 硬件验证：编译并生成
.sof文件，下载至 FPGA 开发板或远程平台查看现象。
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